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* Copyright (c) 2022, Linaro Ltd.
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/* GCC resets */
#define GCC_EMAC0_BCR 0
#define GCC_EMAC1_BCR 1
#define GCC_PCIE_0_LINK_DOWN_BCR 2
#define GCC_PCIE_0_NOCSR_COM_PHY_BCR 3
#define GCC_PCIE_0_PHY_BCR 4
#define GCC_PCIE_0_PHY_NOCSR_COM_PHY_BCR 5
#define GCC_PCIE_0_TUNNEL_BCR 6
#define GCC_PCIE_1_LINK_DOWN_BCR 7
#define GCC_PCIE_1_NOCSR_COM_PHY_BCR 8
#define GCC_PCIE_1_PHY_BCR 9
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#define GCC_PCIE_1_TUNNEL_BCR 11
#define GCC_PCIE_2A_BCR 12
#define GCC_PCIE_2A_LINK_DOWN_BCR 13
#define GCC_PCIE_2A_NOCSR_COM_PHY_BCR 14
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#define GCC_PCIE_2B_BCR 17
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#define GCC_USB_PHY_CFG_AHB2PHY_BCR 75
#define GCC_VIDEO_BCR 76
#define GCC_VIDEO_AXI0_CLK_ARES 77
#define GCC_VIDEO_AXI1_CLK_ARES 78
/* GCC GDSCs */
#define PCIE_0_TUNNEL_GDSC 0
#define PCIE_1_TUNNEL_GDSC 1
#define PCIE_2A_GDSC 2
#define PCIE_2B_GDSC 3
#define PCIE_3A_GDSC 4
#define PCIE_3B_GDSC 5
#define PCIE_4_GDSC 6
#define UFS_CARD_GDSC 7
#define UFS_PHY_GDSC 8
#define USB30_MP_GDSC 9
#define USB30_PRIM_GDSC 10
#define USB30_SEC_GDSC 11
#endif